دانلود مقاله وپاورپوینت

انواع مقاله وپاورپوینت وطرح توجهی و مقاله ترجمه شده ونمونه سوالات و سایر محصولات

دانلود مقاله وپاورپوینت

انواع مقاله وپاورپوینت وطرح توجهی و مقاله ترجمه شده ونمونه سوالات و سایر محصولات

ترجمه مقاله جمع کننده کامل ۱ بیتی در فناوری تراشه های نیمه هادى

با کلیک بر روی پرداخت آنلاین، به صفحه پرداخت هدایت خواهید شد و بعد از پرداخت از طریق کارت های اعتباری بانکی ، لینک دانلود فعال شده و می توانید فایل مورد نظر خود را دانلود کنید.
  • ترجمه مقاله جمع کننده کامل ۱ بیتی زیر آستانه ای در فناوری تراشه های نیمه هادى

    دسته :

    برق و الکترونیک

    فرمت/ورد تعداد صفحات ترجمه شده13
    قیمت : 9500 تومان

::
توضیحات بیشتر در مورد ترجمه مقاله جمع کننده کامل ۱ بیتی زیر آستانه ای در فناوری تراشه های نیمه هادى :

ترجمه مقاله جمع کننده کامل ۱ بیتی زیر آستانه ای در فناوری تراشه های نیمه هادى

فهرست

عنوان انگلیسی مقاله: ١-Bit Sub Threshold Full Adders in ۶۵nm CMOS Technology
عنوان فارسی مقاله: جمع کننده کامل ١ بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى اکسید فلزى تکمیلى۶۵ نانومتری.
دسته: برق و الکترونیک
فرمت فایل ترجمه شده: WORD (قابل ویرایش)
تعداد صفحات فایل ترجمه شده: ١٣

جهت دانلود رایگان نسخه انگلیسی مقاله اینجا کلیک نمایید

چکیده ترجمه:
در این مقاله، جمع کننده کامل (FA) نوینی ارائه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS ۶۵ نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود ۵ تا ٢٠ درصدی را در بازه فرکانسی ١Khz تا ٢٠MHz و ولتاژهای تغذیه زیر ٠.٣V نشان میدهد.
١-مقدمه: 
تغییر مقیاس ولتاژ تغذیه  یکی از موثرترین راهها در کاهش مصرف توان مدارهای دیجیتال است.کارایی این روش بعلتوجود رابطه درجه دوم میان مصرف توان دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه  می‌گردد که امکان استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی  – با کران نویز قابل قبول می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این حالت، جریانی است که در ولتاژ گیت سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد.

 

ترجمه مقاله جمع کننده کامل ۱ بیتی زیر آستانه ای در فناوری تراشه های نیمه هادى

قیمت : 9500 تومان

[ بلافاصله بعد از پرداخت لینک دانلود فعال می شود ]